網(wǎng)絡(luò)損傷仿真測試儀使用體驗|

時間：2024-12-21作者：深圳市龍崗區(qū)平湖泰利信電子經(jīng)營部瀏覽：466

網(wǎng)絡(luò)損傷仿真測試儀使用體驗|

行業(yè)背景
對于低速率的100M/1GE網(wǎng)絡(luò)損傷仿真，基本使用X86的架構(gòu)跑個開源的軟件，基本也能夠在網(wǎng)卡NIC上構(gòu)建一個簡易的損傷環(huán)境，簡單實現(xiàn)丟包/延遲/錯誤注入都沒有問題，性能能做到多強，基本要看NIC后端的PC的CPU性能，這塊主要吃CPU能力。


如果優(yōu)化做得好，調(diào)度合理，配合較強性能的X86主機，基本在10GE速率也能夠?qū)崿F(xiàn)個七七八八。懶得動手的，對損傷粒度，損傷類型有較高要求的測試，也有很多商用方案選擇：IWL，Apposite，HoloWAN，Packetstorm ，etc.


網(wǎng)絡(luò)損傷仿真新趨勢，異構(gòu)加速方案引入到網(wǎng)絡(luò)損傷仿真




-　25G/50G/100G高速網(wǎng)絡(luò)損傷仿真為什么需要純硬件盒子實現(xiàn)？


-　為什么在高速鏈路下X86不香了？


但是到了25G/50G/100G高速鏈路時間， 28Gbps/ lane SerDes的高速數(shù)據(jù)并發(fā)，要處理如此龐大的數(shù)據(jù)流，我們會需要多個CPU來介入，我們把所有的CPU資源都搶走了，系統(tǒng)本身怎么辦？這部分我覺得可以去看看“智能網(wǎng)卡SmartNIC”相關(guān)的文章，解釋得很清楚，這里就不贅述了（小編這部分忽悠不來，哈哈哈哈哈哈）。簡單來說，就是1G/10G時間，比如1個GbE的流量我們用1個CPU進行任務(wù)綁定，那么10GbE占用了10個，那么強如28的X86系統(tǒng)依舊有18個CPU處理其他事務(wù)，而到了25GbE，我們就只剩下3個來跑系統(tǒng)了，...這就很尷尬了


##插入一個話題，為什么我不把40GE也納入到高速網(wǎng)絡(luò)接口中來？


因為我認(rèn)為40GbE = 4 Lane x 10GbE，好像跟10GbE沒啥大區(qū)別吧，...


因為在25/50/100GbE速率下，我們沒法分配那么多CPU資源以滿足NIC的計算能力，所以我們需要引入異構(gòu)計算加速。比如在NIC上面價格ARM處理器來進行任務(wù)分擔(dān)，加個SoC進行任務(wù)協(xié)處理，加個FPGA來進行算力彌補，具體可以參考下賽靈思新出的SmartNIC U25的相關(guān)介紹，解釋得很清楚。


異構(gòu)加速方案，容易搭建的就是NIC+FPGA的方案了，開發(fā)，靈活性高，可重構(gòu)，價格不便宜但可以接受。


所以呢，毋庸置疑，我們目前拿到的Chimera-100G多速率網(wǎng)絡(luò)損傷仿真模擬測試儀將會是個內(nèi)置FPGA的方案。
實測構(gòu)思，8個步驟設(shè)定


1.使用Valkyrie-Loki PG板卡進行50GbE速率下的多流數(shù)據(jù)的收發(fā)模擬，模擬64/1518Byte，IP、UDP等不同報文類型，是否加VLAN tag等進行Multi-Streams Tx/Rx


2.使能Chimera-100G網(wǎng)絡(luò)損傷仿真測試儀，使其鏈接到50GbE模式下，進行多個Flow的損傷設(shè)定（單端口支持8 Flows）


3.觀察Chimera-50G損傷規(guī)則禁用情況下的端口Rx信息統(tǒng)計


4.觀察使能了其中損傷仿真的Flow情況下的端口Rx信息統(tǒng)計


5.觀察全部損傷仿真的Flows都使能情況下的Rx信息統(tǒng)計


6.嘗試只對PTP時間相關(guān)協(xié)議進行特定損傷追蹤


7.切換成25G，100G進行相同的測試實驗


嗯嗯，我覺得我還需要補充個0點，正好湊個8條


補充# 0.開機，接線

Valkyrie-Loki 流量生成模擬多流mulit-Streams的測試流量進行Tx/Rx數(shù)據(jù)分析



深圳市龍崗區(qū)平湖泰利信電子經(jīng)營部專注于SPT-N12U,網(wǎng)絡(luò)測試儀,Xgig1000協(xié)議分析儀,BigTao打流測試儀,BIGTAO打流儀,12G/24G,SAS/SATA,分析儀,SPT-2U網(wǎng)絡(luò)性能分析儀,Nustreams-2000i,SPT,N4U,Abacus100語音質(zhì)量分析儀等, 歡迎致電 13691665188

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