在設(shè)計電路中有關(guān)于晶振的設(shè)計

時間：2015-01-29作者：深圳市廣瑞泰電子有限公司瀏覽：96

文章出處責(zé)任編輯：郭華人氣：14發(fā)表時間：2015-01-14 10:48【大 中小】

  晶振存在于大大小小的電路板中，就連我們意想不到的吸塵器中也會有晶振的存在，那么在設(shè)計電路中有關(guān)于晶振的設(shè)計，我們應(yīng)當(dāng)如何設(shè)計呢？首先關(guān)于晶振設(shè)計的注意事項

1，在電路設(shè)計中，我們務(wù)必要讓晶振，外部電容器與IC之間的信號線盡可能保持較短。其根本在于當(dāng)非常低的電流通過IC晶振振蕩器的時候，線路太長的話，會導(dǎo)致它對EMC,ESD與串?dāng)_產(chǎn)生非常敏感的影響。而且線路太長會給振蕩器增加寄生電容。

2，特別注意晶振和地的走線。

3，晶振外殼要接地。

4，晶振的位置盡可能要遠離時鐘線路和頻繁切換的信號線。

   以上四點有關(guān)于晶振在電路中的設(shè)計，切莫違反。那么有關(guān)于電路板的設(shè)計我們又需要注意哪些細節(jié)了。

1，總線信號都用電阻拉一下。之所以這樣做的原因有很多，但并一定每個都需要，在上下拉電阻拉一個單純的輸入信號，電流也就幾十微安以下。如果拉一個被驅(qū)動的信號，電流將會達到毫安級。如果對于數(shù)據(jù)和地址總線上的信號，都進行上拉，幾瓦的功耗都將消耗在上面。

2、CPU和FPGA不用的信號怎么處理

    如果選擇懸空，受外界一點點干擾，就可能成為反復(fù)震蕩的輸入信號。MOS器件的功耗基本取決于門電路的翻轉(zhuǎn)次數(shù)。如果全部上拉，也會有微安級電流，所以較好設(shè)置成輸出。

3、存儲芯片的片選信號接地

    大部分存儲器在片選有效時候的功耗是片選無效時候的100倍以上，所以較好使用CS來控制芯片，而不要一直接地。并且在滿足要求的情況下，盡可能的縮短片選脈沖的寬度。

4、關(guān)于信號過沖

    大部分信號都是有過沖的，如果過沖不是很大，就不需要添加匹配電阻。如果和輸出阻抗匹配上同樣大小的電阻，將會導(dǎo)致電流大，提高了功耗，也會減小信號幅度，嚴(yán)重的時候?qū)?dǎo)致不能使用。所以對于TTL、LVDS、422等信號，只要做到過沖可以接受即可。

5、電源芯片功耗問題

    電源芯片等一些小芯片，手冊上寫的功耗很小，但是加上負(fù)載之后就不一樣了。在使用這些芯片的時候，需要注意所帶的負(fù)載情況。

晶體元件的負(fù)載電容是指在電路中跨接晶體兩端的總的外界有效電容。是指晶振要正常震蕩所需要的電容。一般外接電容，是為了使晶振兩端的等效電容等于或接近負(fù)載電容。要求高的場合還要考慮ic輸入端的對地電容。應(yīng)用時一般在給出負(fù)載電容值附近調(diào)整可以得到精確頻率。此電容的大小主要影響負(fù)載諧振頻率和等效負(fù)載諧振電阻。 

晶振的負(fù)載電容CI=[(Cd*Cg)/(Cd+Cg)]+Cic+△C式中Cd

Cg為分別接在晶振的兩個腳上和對地的電容,Cic（集成電路內(nèi)部電容）+△C（PCB上電容)

當(dāng)它的負(fù)載電容小于CI時，其振蕩頻率正向偏移；而當(dāng)它的負(fù)載電容大于CI時，其振蕩頻率負(fù)向偏移。

調(diào)整方式上：

    在輸出脈沖頻率產(chǎn)生偏移，且調(diào)整微調(diào)電容C1無效的情況下，可用頻率計測出其振蕩頻率，將其與標(biāo)稱頻率32768Hz相比較。若測得頻率大于32768Hz，說明負(fù)載電容CL偏小。這時可采用圖3并聯(lián)一個附加電容CS，以產(chǎn)生所需的總負(fù)載電容CI，即CI=CL CS；若測得頻率小于32768Hz，說明負(fù)載電容CL偏大，可采用圖4串聯(lián)一個加電容CS，以產(chǎn)生所需的總負(fù)載電容CI，即1/CI=1/CL 1/CS。通過對輔助電容CS逐步調(diào)整，使振蕩頻率較終達到或逼近32768Hz。

   如果實際的負(fù)載電容配置不當(dāng),**會引起線路參考頻率的誤差.另外如在**接收電路上會使晶振的振蕩幅度下降(不在峰點),影響混頻信號的信號強度與信噪.當(dāng)波形出現(xiàn)削峰,畸變時,可增加負(fù)載電阻調(diào)整(幾十K到幾百K).要穩(wěn)定波形是并聯(lián)一個1M左右的反饋電阻.


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